Programmé en UVFIP CO310D
Présentation :
Ce module traite de la conception des circuits intégrés numériques, et plus précisément des étapes constituant le cœur du flot de conception : la modélisation et la synthèse logique.
La modélisation intervient à toutes les étapes-clés de la conception d'un circuit ou d'un système numérique :
- lors de sa spécification (écriture du cahier des charges),
- pour valider les différentes étapes de la conception par simulation,
- en entrée des outils de synthèse automatique.
Tous les outils de CAO (Conception Assistée par Ordinateur) de systèmes numériques utilisent pour ces différents niveaux de description le langage normalisé VHDL.
Cet enseignement comprend, dans un premier temps, l'apprentissage du langage de modélisation VHDL et son utilisation pour la simulation des systèmes numériques. Dans une seconde étape, on traite l'écriture de modèles destinés à la synthèse automatique des fonctions numériques complexes. Le style de description dépend, en effet, du type de fonction à réaliser (fonctions combinatoires, opérateurs arithmétiques, compteurs, automates,...). Cette phase de synthèse s'appuie sur les connaissances en électronique numériques acquises en 1ère et 2ème années.
Les différentes étapes de modélisation puis de synthèse automatique seront mises en œuvre sur un exemple concret, à l'aide d'outils de conception professionnels.
Objectifs pédagogiques :
- savoir spécifier en VHDL un opérateur numérique complexe
- savoir simuler en VHDL un opérateur numérique complexe
- Savoir faire la synthèse logique d'un opérateur numérique complexe
- Savoir utiliser l'outil ISE de Xilinx
Pré-requis :
Cours de base en électronique numérique des deux premières années de formation (ELP 111 et ELP 213).
Volume horaire :
21h
Contenu détaillé :
1- Apprentissage du langage VHDL
- les unités de conception (entity, architecture, package)
- les types de données, les classes d'objets (signal)
- les instructions séquentielles et concurrentes
- la généricité, les attributs
2- Simulation d'un modèle VHDL
- écriture d'une entity/architecture de simulation
- utilisation du simulateur ModelSim
3- VHDL et synthèse logique
- sous-ensemble VHDL synthétisable
- packages pour la synthèse logique
- modélisation des opérateurs combinatoires et séquentiels pour la synthèse logique
4- Mini-projet de conception
- utilisation de l'outil ISE de Xilinx
Année 2016/2017
Dernière mise à jour le 04-MAY-16
Validation par le responsable de programme le
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