ELP 403 A : Architectures des systèmes numériques de traitement


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Code analytique: EDOELPMA2
Responsable  :    
Programmé en UV2 MAJ ELP

Présentation :

Après avoir étudier les fonctions élémentaires (combinatoires et séquentielles) d'un circuit électronique numérique lors du module ISP304, nous vous proposons le module ISP403 pour analyser et comprendre comment un assemblage de ces fonctions permet de réaliser un circuit de traitement complexe.
Le modèle de base de l'architecture d'un circuit numérique de traitement sera présenté et illustré à travers quelques exemples. Ensuite, l'architecture d'un processeur élémentaire associé à une mémoire contenant le programme sera étudiée. Ce processeur élémentaire sera conçu et mise en oeuvre sur une carte de développement à base de FPGA en utilisant les outils de CAO appropriés.

Objectifs (obsolète):

Comprendre les architectures des systèmes numériques de traitement
Apprendre comment implémenter un algorithme en une architecture
Comprendre l'architecture matérielle d'un processeur élémentaire
Se familiariser avec les cartes de développement
Se familiariser avec les outils de CAO

Pré-requis :

Module ELP304 : Electronique numérique

Volume horaire : 10h30


Contenu détaillé :

C1 : Processeurs dédiés à une application spécifique
présentation du modèle de base des architectures des systèmes numériques de traitement
illustration à travers quelques exemples

C2/C3 : Processeurs à usage universel
architectures des processeurs à usage universel
notions avancées d'architecture (pipeline, VLIW, superscalaire, cache, ...)
modèle de programmation
processeurs dédiés à un domaine d'applications (ASIPs)
présentation du processeur élémentaire à concevoir lors des BE1 et BE2

BE1 : Conception d'un processeur élémentaire - 1ère partie
conception de l'unité de contrôle
validation par simulation

BE2 : Conception d'un processeur élémentaire - 2nde partie
intégration de toutes les unités constituant le processeur
validation à travers des programmes de test
implémentation sur la carte de développement à base de FPGA
remise d'un compte-rendu en fin du BE


Année 2006/2007
Dernière mise à jour le 20-MAR-06
Validation par le responsable de programme le


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