TP1 (3h) VHDL: Exercices de synthèse logique sur Synopsys
TP2 (3h) VHDL: simulation et synthèse logique d'un circuit sur ISE Xilinx
Team
C8-C9
3h
C10
1h30
TP1
3h
TP2
3h
Catherine
DOUILLARD
x
Sylvie
KEROUEDAN
x
x
x
Magali
LE GALL
x
x
Educational resource
Transparents de cours.
Recommended reading
R. Airiau, J.-M. Bergé, V. Olive, "VHDL : langage, modélisation, synthèse", Collection technique et scientifique des télécommunications, PPUR, 1997.
J. Weber, S. Moutault, M. Meaudre, "Le langage VHDL : du langage au circuit, du circuit au langage : cours et exercices corrigés", Sciences Sup, Dunod, 2007.
Year 2016/2017 Last update: 08-FEB-16
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